Willkommen im Fachgebiet Datentechnik

Wir erforschen Methoden und Werkzeuge zur Unterstützung von Test und Diagnose hochintegrierter Systeme. Bei modernen "Nanochips" führen extreme Parameterschwankungen und eine erhöhte Anfälligkeit gegenüber äußeren Störeinflüssen dazu, dass nur ein immer kleinerer Teil der gefertigten Chips korrekt funktioniert. Dies erfordert innovative integrierte Test- und Diagnoseverfahren, die defekte Chips aussortieren und möglichst Produktionsprobleme identifizieren können.

Abschluss- und Projektarbeiten

Wir bieten laufend Abschluss- und Projektarbeiten zu Themen rund ums Testen von hochintegrierten Schaltungen an. Kommen Sie doch einfach vorbei oder schicken Sie uns eine E-Mail mit Ihrer Bewerbung.

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Neuigkeiten

Am Mittwoch, den 25.10.2023 um 15:00 Uhr hält Kai Arne Hannemann den Abschlussvortrag zu seiner Masterarbeit mit dem Titel: „Gate-All-Around Simulation with Neural Networks“. Der Vortrag findet im Seminarraum P1.6.17.1 statt und wird auf englisch gehalten. Alle Interessierten sind herzlich eingeladen am Vortrag teilzunehmen. Kurzfassung: Die Idee, neuronale Netze zur Simulation von Gate-All-Around (GAA)-Transistoren zu verwenden, ist ein…

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Am Mittwoch, den 25.10.2023 um 14:00 Uhr hält Alisa Stiballe den Abschlussvortrag zu ihrer Bachelorarbeit mit dem Titel: „GPU-based Logic Simulation of Crosstalk related Interconnect Delays“. Der Vortrag findet im Seminarraum P1.6.17.1 statt und wird auf englisch gehalten. Alle Interessierten sind herzlich eingeladen am Vortrag teilzunehmen. Kurzfassung: Die Entwicklung von Computerchips ist ein herausfordernder Prozess, der viel Geld, Wissen…

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Der Artikel "Robust Pattern Generation for Small Delay Faults under Process Variations" von Hanieh Jafarzadeh, Florian Klemme, Jan Dennis Reimer, Zahra Paria Najafi-Haghi, Hussam Amrouch, Sybille Hellebrand und Hans-Joachim Wunderlich wurde von der IEEE International Test Conference 2023 akzeptiert. Zusammenfassung: Kleine Verzögerungsfehler (SDFs) führen zu zusätzlichen Verzögerungen, die kleiner sind als die Erfassungszeit, und erfordern eine…

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Der Artikel "Workload-Aware Periodic Interconnect BIST" von Somayeh Sadeghi-Kohan, Sybille Hellebrand und Hans-Joachim Wunderlich wurde von der IEEE Design & Test angenommen. Zusammenfassung: Verbindungen auf Systemebene bilden das Rückgrat für immer komplexere Systeme auf einem Chip. Ihre Anfälligkeit für Elektromigration und Übersprechen kann zu ernsthaften Zuverlässigkeits- und Sicherheitsproblemen während der Lebensdauer des Systems führen.…

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Am Mittwoch, den 02.08.2023 um 15:00 Uhr hält Justin Hendrichs den Antrittsvortrag zu seiner Bachelorarbeit mit dem Titel: "Zeitverhaltensanalyse mit SMT". Der Vortrag findet im Seminarraum P1.6.17.1 statt und wird auf deutsch gehalten. Alle Interessierten sind eingeladen am Vortrag teilzunehmen.

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