Studierender: Kai Arne Hannemann

Betreuer: Jan Dennis Reimer

Kurzfassung

Die Idee, neuronale Netze zur Sumilation von Gate-All-Around (GAA)-Transistoren zu verwenden, ist ein aufstrebendes Forschungsfeld, das darauf abzielt, die Einschränkungen traditioneller Simulationsmethoden für GAA-Transistoren zu überwinden. GAA-Transistoren sind eine vielversprechende Technologie zur Verbesserung der Leistung elektronischer Geräte, ihre Simulation ist jedoch aufgrund der komplexen 3D-Geometrie und den variierenden Materialeigenschaften der Transistoren schwierig, insbesondere im Hinblick auf die Gate-Kapazität, die für diese Art von Transitoren von besonderer Bedeutung ist. Traditionell werden GAA-Transistoren mittels SPICE-Simulation simuliert. SPICE-Simulationen sind laufzeittechnisch nicht möglich und sind daher nicht in der Lage, das Zeitverhalten für Multi-Millionen-Transistor-Netzlisten zu beschreiben. Traditionelle Switch-level-Simulationen können das Zeitverhalten von GAAs nicht präzise simulieren. Deshalb werden neue präziser Simulationstechniken benötigt, die sich auf den Bereich zwischen Switch-Level und elektrischen Level konzentrieren. Diese Arbeit untersucht daher die Machbarkeit von neuen effizienten, auf neuronalen Netzen basierenden Simulationstechniken, die auf GPUs verwendbar sind, um die Simulation von GAA-Transistoren zu ermöglichen.

Studierender: Amjad Alsati
Betreuer: Alexander Sprenger

Abstract

Small delay faults (SDFs) are a significant problem in high-speed integrated circuits (ICs). Testing SDFs targeting long delay paths can be easily done at the nominal frequency of the target circuit under test (CUT). SDFs residing on short paths are hidden delay faults (HDFs) since they are not detectable at the nominal frequency. Faster-than-at-speed test (FAST) targets HDFs by overclocking the CUT to a higher frequency than the nominal frequency. On the one hand, FAST minimizes slacks of tested short paths and helps to detect HDFs. On the other hand, long paths produce unknown logic values known as X-values due to observing the signals of long paths before their arrival times. X-values obstruct the compaction of test pattern responses due to their dominance on the XOR gates of the compactors. As a result, faults detected before compaction become undetected after compaction. State-of-the-art compactors such as the stochastic space compactor (SSC) and the X-canceling MISR can tolerate those X-values. In this work, three approaches of pattern scheduling are presented to study their effectiveness in supporting the SSC in detecting faults after compaction. A probability-based schedule (PBS) approach is introduced to increase the number of detected faults after stochastic space compaction. The PBS is compared to two simpler scheduling approaches, namely naive and covering schedules. The PBS achieves better fault efficiency than naive and covering schedules while significantly utilizing fewer FAST patterns than the naive one. The covering schedule is also compared to the naive schedule to demonstrate that scheduling is not a simple covering problem due to the randomness of the stochastic space compaction. Moreover, a pattern ordering optimization technique is presented to show the effectiveness of changing the order of the patterns in supporting the SSC. The ordering optimization approach shows its effectiveness in increasing the number of detected faults after stochastic space compaction while also reducing the number of X-values on the outputs of the SSC. The case study of the ordering approach also investigates the effectiveness of pattern ordering when an X-canceling MISR is added after the SSC in the compactor chain. The study concludes that attaining a high fault efficiency and X-reduction ratio of the SSC will not always lead to a high fault efficiency when X-canceling MISR is added after the SSC. This suggests that pattern ordering should simultaneously be performed for both compactors.

Studierender: Viktor Tran
Betreuer: Jan Dennis Reimer 

Das Ziel dieser Arbeit ist, verschiedene SAT-basierte Verfahren zur automatisierten Testmustererzeugung (ATPG) miteinander zu kombinieren, um ein pareto-optimales Werkzeug zu erschaffen. Dabei sind kleine Verzögerungsfehler der Fokus dieser Arbeit. Mögliche ATPG-Optimierungsziele sind

• Minimierung von unbekannten Logikwerten (X-Werten) bei der Simulation
• Minimierung von relevanten (care) Bits im Testmuster
• Maximierung der sensibilisierten Pfadlänge für einen Verzögerungsfehler
• ...

Mit Hilfe von Gewichtungen sollen diese Optimierungsziele gegeneinander abgewägt und so die pareto-optimalen Lösungen gefunden werden.

Studierender: Emanuel Rheinert
Betreuer: Alexander Sprenger

Abstract

It has often been claimed that artificial neural networks (ANNs) are inherently fault tolerant, but most research only considers high-level errors; for instance, random noise in signals or parameters. Little effort has been made to investigate the effect of low-level hardware faults. For this thesis, I have simulated gate-level stuck-at faults in a hardware implementation of ANNs, and measured their effect on the high-level functional performance. I can report that most faults are indeed tolerated.

To reduce the hardware cost, the precise implementation can be replaced with approximate hardware, which introduces random noise in signals and parameters. I have found that the fault tolerance of such an approximate ANN is still present, but reduced.

As a usage of fault tolerance, I propose a test time reduction strategy: Only test for faults which cause significant performance degradation. I can report that the test time for a precise hardware ANN can be reduced by more than 80 %, and by more than 40% using approximate hardware.

Studierender: Yuan Zhang
Betreuer: Alexander Sprenger

PDF-Version der Beschreibung

Das Thema der Arbeit lautet ”Convolutional Compaction for Faster-than-At-Speed-Test (FAST)“. Das Ziel der Masterarbeit ist die Anwendung eines "Convolutional Compactors" innerhalb eines Hochgeschwindikgeitstests. Hierzu ist die die Implementierung, Simulation, Analyse und Adaption des Kompaktierungsverfahrens notwendig.

Studierender: Jan Dennis Reimer
Betreuer: Matthias Kampmann

Das Ziel dieser Arbeit ist, ein bekanntes Verfahren zur zeitlich genauen SAT-basierten Testmustererzeugung um variable Fehlergrößen zu erweitern. Das ursprüngliche Verfahren nutzt mehrere Literale, um einen Signalverlauf zeitlich diskret abbilden zu können, kann aber den Einfluss eines kleinen Verzögerungsfehlers nur für eine feste Größe darstellen.

Die zu entwickelnde Erweiterung soll am Beispiel der Schaltungsdiagnose angewandt werden, bei der beobachtetes Fehlverhalten auf Verzögerungsfehler mit bestimmter Größe zurückgeführt werden soll. Das erlaubt vor allem die Aussage über eine mögliche minimale Fehlergröße, welche das Fehlverhalten hervorgerufen hat, so wie eine höhere diagnostische Auflösung.

Studierender: Helmut Ngawa
Betreuer: Alexander Sprenger

Kurzfassung

Zahlreiche Automobilhersteller arbeiten in Kooperation mit Forschungseinrichtungen zunehmend daran, den Traum von komplett selbstfahrenden Fahrzeugen zu ermöglichen. Auf dem Weg dahin sind noch viele Aspekte zu erforschen. Darunter werden spezielle Hardwarelösungen benötigt, um Funktionen des autonomen Fahrens zu entwickeln. Als kompetenter Anbieter von Hard- und Software-Lösungen für die Entwicklung und den Test elektronischer Steuergeräte möchte dSPACE dedizierte Prototyping-Systeme zur Entwicklung von autonomen Fahrfunktionen und der Datenerfassung anfertigen.

Ein hierfür von dSPACE entwickeltes System, die eSPU 2 (embedded Sensor Processor Unit 2), verfügt unter anderem über eine LTE-Schnittstelle. Wie bei jeder drahtlosen Technologie kann die fehlerfreie Datenübertragung über LTE nicht immer zugesichert werden. Beispielsweise kann die Datenübertragung durch andere eingebaute Funkmodule beeinträchtigt werden. Deshalb ist es empfehlenswert, jedes Gerät mit integrierter drahtloser Technologie entsprechend zu testen, auch wenn das isolierte, drahtlose Modul bereits vom Chiphersteller getestet wurde. Das Ziel dieser Arbeit ist es, ein Testkonzept für die LTE-Schnittstelle der eSPU 2 zu entwickeln und zu implementieren.

Das implementierte Testkonzept ist in zwei Teile aufgeteilt. Einerseits in den Produkttest während der Produktentwicklung, um die Modulintegration im System zu validieren, wobei die Sendeleistung, die belegte Kanalbandbreite sowie die Nachbarkanalleistung gemessen wurden. Und andererseits in den Produktionstest in der Produktion, um die Betriebsbereitschaft des LTE-Moduls zu verifizieren. Anhand der Testergebnisse lässt sich die Modulintegration im System zweifellos validieren, denn es konnte mithilfe der Tests kein unerwartetes Verhalten an den LTE-Modulen festgestellt werden. Der Produktions-test wurde ebenfalls erfolgreich im dSPACE-Tool PTFE (Produktion Test Frontend) integriert und steht in der dSPACE-Produktion zur Verfügung.

Die Arbeit wurde in Zusammenarbeit mit der dSpace GmbH (www.dspace.com) durchgeführt.

Studierende: Mehak Aftab
Betreuer: Matthias Kampmann

PDF-Version der Beschreibung

Faster-than-at-Speed Test (FAST) is an approach to detect small delay faults, which can indicate an early life failure of a system. During FAST, the circuit under test is overclocked, which causes the simulation to generate more unknown logic values (X-values), since some outputs did not finish their calculation at the target observation time. These X-values are a challenge for test response compaction, hence it makes sense to reduce these values as much as possible.

One solution to reduce the number of X-values lies in selecting specific test patterns tuned to the target observation time. These patterns should produce only few X-values. There are already some methods to select patterns out of a base set, which are based on greedy and genetic algorithms.

Solution approach:

In this thesis, the method to select test patterns should be extended to further optimize the reduction in X-values. For instance, one could select special "essential" patterns, which produce a lot of X-values and replace them with newly generated patterns (by using a commercial pattern generator), optimized for FAST. For a Bachelors thesis, it is sufficient to check standard approaches (e.g. n-detect). For a Masters thesis, the essential patterns need to be analyzed further, such that the ATPG tool can be guided towards optimized patterns, e.g. by generating special constraints.

Solution aspects:

• Literature survey of the state of the art of FAST
• Find essential patterns which require replacement
• Generate new test patterns with a commercial tool
• Evaluate the method by means of simulation

Literature:

• S. Hellebrand, T. Indlekofer, M. Kampmann, M. A. Kochte, C. Liu und H.-J. Wunderlich. "FAST-BIST: Faster-than-At-Speed BIST Targeting Hidden Delay Defects." Proceedings of the 2014 IEEE International Test Conference (ITC). Seattle, USA. Oktober 2014, pp. 1-8
• M. Kampmann, M. A. Kochte, E. Schneider, T. Indlekofer, S. Hellebrand and H.-J. Wunderlich. "Optimized Selection of Frequencies for Faster-than-at-Speed Test." Proceedings of 24th IEEE Asian Test Symposium (ATS). Mumbai, Indien. November 2015, pp. 109-114

Studierender: Moritz Schniedermann

Betreuer:

In dieser Arbeit soll ein Algorithmus zur Testmustererzeugung (engl. Automatic Test Pattern Generation, ATPG) für Übergangsfehler in digitalen Schaltungen entwickelt werden. Dabei soll der Algorithmus auf der Theorie der Booleschen Erfüllbarkeit (engl. Satisfiability, SAT) basieren. In der Literatur gibt es einige effiziente SAT-basierte ATPG Werkzeuge.

Arbeitsschwerpunkte

• Umwandeln einer Schaltung in eine KNF-Form für SAT-Solver (Tseitin-Transformation)
• Analyse und Auswahl von verfügbaren SAT-Solvern (z.B. OpenSource Solver wie MiniSAT)
• Erweiterung des Solvers um die Fähigkeit, Übergangsfehler zu erkennen
• Evaluation des Algorithmus anhand von SImulationen und vergleich mit der Literatur

Anforderungen

• Gute C++ Kenntnisse
• Kenntnisse im Bereich des Tests hochintegrierter Schaltungen
• Kenntnisse im Bereich Boolescher Theorie / Boolescher Erfüllbarkeit sind von Vorteil (aber keine Voraussetzung)

Literatur

• S. Eggersglüß und R. Drechsler, "High Quality Test Pattern Generation and Boolean Satisfiability", Springer, New York, 2012

Studierender: Ratna Kumar Gari
Betreuer: Matthias Kampmann

State of the art manufaction processes and technologies allow for much tighter integration densities on the chips. This has the advantages of reduced power dissipation and increased operating frequencies, but has the drawback of chips being very sensitive even to small, natural process variations. Furthermore, Early Life Failures (ELFs) are becoming a dominant problem in applications with high reliability. One indicator for ELFs is the Small Delay Fault (SDF). These faults can be hidden when the test is performed at-speed. To overcome this problem, Faster-than-At-Speed Test (FAST) was introduced. Essentially, in FAST the test is performed while overclocking the chip.

FAST can also be implemented as a Built-in Self-Test (BIST). The Computer Engineering research group published several conference papers about FAST-BIST in cooperation with the university of Stuttgart. However, all the approaches use deterministic test patterns, which need to be stored in an on-chip memory. For BIST, an attractive method of generating test patterns with low hardware overhead is to use a Linear Feedback Shift Register (LFSR). It produces a stream of pseudo-random test patterns which are applied to the chip. In the industry, this practice is commonly called Logic Built-in Self-Test (LBIST).

Problem description:

In this master’s thesis, the usability of LFSRs should be analyzed with respect to FAST. The challenge here is to find maximum-length sequences in the stream of pseudo-random patterns such that each sequence can be applied to the chip at a single test frequency. Ultimately, the fault coverage should be maximized with this technique while at the same time reducing the required hardware overhead for FAST-BIST.

Key aspects:

• Analysis of deterministic test patterns to find "strong" patterns
• Analysis of LFSR output streams
• Implementation of an algorithm to find sequences in the stream
• Experimental case study to validate the results

Prerequesites:

• Knowledge about VLSI testing, BIST and especially LFSRs
• Programming skills, preferrably in C++
• Motivation to work on a current research topic

Bibliography:

• S. Hellebrand et al. FAST-BIST: Faster-than-at-Speed BIST targeting hidden delay defects. Proceedings of the IEEE International Test Conference (ITC), 2014. pp 1-8
• M. Kampmann et al. Optimized Selection of Frequencies for Faster-Than-at-Speed Test. Proceedings of the IEEE Asian Test Symposium (ATS), 2015, pp 109-114

Studierender: Sunil Kumar Veerappa
Betreuer: Alexander Sprenger

Zu Beginn eines Lebenszyklus treten vermehrt Fehler in Mikrochips auf. Ein Indikator für diese frühzeitigen Systemausfälle (engl.: early life failure, ELFs) sind kleine Verzögerungsfehler (engl.: small delay fault, SDFs). Je nach Größe der Verzögerungen sind diese SDFs nicht zum nominalen Abtastzeitpunkt zu erkennen. Diese Fehler werden versteckte kleine Verzögerungsfehler (engl.: hidden delay fault, HDFs) genannt. Um HDFs zu erkennen, kann der zu testende Mikrochip übertaktet werden. So ist es möglich HDFs zu erkennen, allerdings müssen Ausgänge, die sich zu diesem Zeitpunkt noch nicht stabilisiert haben, als unbekannt angenommen werden. Diese unekannten Werte werden auch X-Werte genannt.

Um festzustellen ob ein Mikrochip fehlerfrei arbeitet werden die Testantworten des Chips mit Hilfe einer externen automatische Testeinrichtung (engl.: automatic test equipment, ATE) ausgewertet oder bei einem Selbsttest (engl.: built-in self-test, BIST) mit auf dem Chip gespeicherten korrekten Testantworten verglichen. Hierzu werden Kompaktierungsverfahren eingesetzt, um die benötigte Datenmenge zu reduzieren. Bekannte Kompaktierungsverfahren wie z. B. das sogenannte X-Canceling MISR können nur eine feste Anzahl von X-Werten verarbeiten. Daher ist es notwendig neue Kompaktierungsverfahren zu entwickeln, um den steigenden Anforderungen durch einen Faster-than-At-Speed Test (FAST) gerecht zu werden.

Aufgabenstellung:

In dieser Arbeit soll versucht werden, das lokale Auftreten von X-Werten auszunutzen. Hierzu soll die Aufteilung eines X-Canceling MISRs in mehrere X-Canceling MISR auf Hinblick der Reduktion der X-Rate und der Fehlerabdeckung untersucht werden. Außerdem soll der Hardwareaufwand im Vergleich zu gebräuchlichen Kompaktierungsverfahren untersucht werden.

Teilaspekte:

• Einarbeitung in den Stand der Technik von X-toleranten Kompaktierungsverfahren
• Implementierung und Entwurf eines X-toleranten Kompaktierungsverfahrens für einen FAST
• Evaluierung des Verfahrens durch Simulationen

Voraussetzungen:

• Interesse an der Mitarbeit an einem aktuellen Forschungsthema
• Interesse an Testverfahren von hochintegrierten Schaltungen
• Grundlegende Kenntnisse in Programmiersprachen, wie C, C++ und Java
• Interesse an Kompaktierungsverfahren

Studierender: Mohammad Urf Maaz
Betreuer: Alexander Sprenger

Overview

Recent advances in fabrication and production of devices have also introduced smaller delay defect sizes. Hidden delay defects are of particular interest as they are not large enough to cause timing failure under normal condition. Small delay defects would not be of much concern as they do not introduce significant delays at normal frequency of operation. However, hidden delay defects are indicative of imperfections occurring in device. These imperfections can lead to early life failures in many devices and therefore detection of such defects is crucial.

A solution to this is performing Faster-than-At-Speed Testing (FAST). In FAST the test is run at significantly higher frequencies than normal operation. At these high frequencies, these delay defects are detected. However, working at higher frequencies comes with its own complications. Since the test responses are gathered at significantly higher frequencies, there are many intermediate value arriving particularly from longer paths. This means that the number of unknowns (X) increase in FAST. These X’s arrive in the test responses and present a series of issues to evaluating results.

There are several techniques to handle these unknowns such that the test results can be somewhat effectively evaluated. Few researchers have proposed modifying the CUT however that is not very practical for general purpose. Instead, more efficient approaches target not the elimination of X’s from the circuit, but the handling of X’s in the outputs. Bawa et al. present X-Canceling MISR techniques with partial masking in X-chains as and effective approach of removing the effect of several unknown values while losing only a few of the known values. The X-Canceling MISR proposed earlier by Touba is effective for small densities of X’s while Bawa’s improved approach of partial masking handles the higher densities more effectively. As a result, we have fewer test vectors and better compression of test data. However, this is still not FAST-ready.

Rajski et al. present convolution compaction of test responses as an approach to handling X’s. Datta and Touba present an X-stacking method to reduce the cost of handling the unknown values in test responses. There are several other methods similar and different from the aforementioned techniques. This thesis plans on extensive research on the mentioned approaches for reduction of X’s in output responses for FAST. In this first stage of the thesis, contemporary approaches will be studied and investigated. These will provide a good basis. Literature review will also involve in-depth understanding of FAST. This would be followed by implementing few of the suitable techniques and comparing the results of each. This study would provide a valuable insight to the superiority of each method and the suitability for the high X density in FAST responses. Each important study must be followed with implementation in the existing framework using C++ and comparison with the other contemporary methods. Finally documentation of the thesis will be compiled and presented.

Evaluation Methodology

In order to test and verify the implemented techniques some parameters need to be set and investigated. Since the approaches differ significantly from each other, some evaluating ground must be established.

The first trivial aspect is the pure reduction or removal of unknowns. The implemented work will serve as a block that receives outputs with high percentages of X’s and in turn reduces them to create an output stream that contains a tolerable number of X’s. This output stream may be fed to an X-Canceling MISR, which would work efficiently with the low number of X’s. The X-reduction must then be measured across the block to be implemented i.e. number of X’s from the incoming stream to the reduced number of X’s in the stream fed to the X-Canceling MISR.

Next a similar aspect is to evaluate the fault coverage achieved through the masking or reduction procedure. Having a high fault coverage is the ultimate goal and therefore evaluating the comparative fault coverage for the implemented scheme serves as a good basis for evaluation.

Another important aspect that can be evaluated is the hardware overhead that is dedicated for the implemented scheme. While the scheme must be effective in itself it must also be feasible. For example, one of the evaluating parameters in the partial masking techniques proposed by Bawa was the total number of control bits required. In their approach, number of X-chains was also varied in order to see the effect on the number of control bits required. In the X-Stacking approach by Datta and Touba, additional test vectors were required to achieve 100% coverage and their relative percentage increase investigated. Similarly for other approaches, having a feasible hardware overhead would be beneficial and therefore can serve as an additional evaluating parameter.

The implemented schemes shall first be tested on simpler circuits before moving to industrial boards if possible. Also tweaking with the frequency of testing can also give a good idea of the optimum frequency range i.e. where maximum number of faults are covered with the minimum number of X’s produced. These are some of the potential evaluating aspects that can be used in order to compare the contemporary schemes.

Studierender: Rohan Narkhede
Betreuer: Rüdiger Ibers

Auch ein fehlerfreier Entwurf und die Verifikation eines Schaltungsdesigns können nicht sicherstellen, dass eine produzierte Schaltung hinterher auch wirklich funktioniert. Fehler treten auch während der Produktion auf, z.B. durch Staubkörner, welche Kurzschlüsse verursachen oder falsch ausgerichtete Masken. Nicht alle diese Fehler sind nach der Produktion direkt sicher und können mit entsprechenden Tests detektiert werden. Verengte Leitungen oder Isolationen müssen z.B. durch ein Burn-In zum Durchbruch gebracht werden, bevor die Fehler erkennbar werden. Da immer kleinere Schaltungsstrukturen ein effektives Burn-In erschweren, können fehlertolerante Schaltungen als alternative Betrachtet werden. Sie können aber nicht nur manche Produktionsfehler kompensieren, sondern auch Schaltungsalterung bis zu einem gewissen Grad erkennen und kompensieren.

Das Ziel der Arbeit ist es, in VHDL eine Arithmetisch Logische Einheit (ALU) für einen Prozessor zu entwickeln, welche in der Lage ist, durch Zeitliche-, Algorithmische-, oder Hardware-Redundanz Fehler zu tolerieren, ohne dabei die Schaltung übermäßig zu vergrößern.

Voraussetzungen:

• Kenntnisse in VHDL
• Kenntnisse in C++

Studierender: Muhammad Asim Zahid
Betreuer: Prof. Dr. Sybille Hellebrand