FAST - Zu­ver­läs­sig­keits­be­wer­tung durch „Fas­ter-than-at-Speed Test“

DFG-Projekt in Kooperation mit der Universität Stuttgart

Moderne Fertigungstechnologien in der Nanoelektronik integrieren Milliarden von Transistoren mit Abmessungen von 14 Nanometern und darunter in einem Chip. Dies ermöglicht grund­legend neue Herangehensweisen und Lösungen in vielen Bereichen, bringt aber gleichzeitig fundamentale Herausforderungen mit sich. Ein zentrales Problem sind Frühausfälle, die immer wieder Rückrufaktionen erfordern und dadurch Kosten in Milliardenhöhe verur­sachen. Ein wichtiger Grund hierfür sind sogenannte schwache Schaltungsstrukturen, die zwar bei der Inbetriebnahme funktionieren, aber der späteren Belastung im Betrieb nicht gewachsen sind. Während sich andere Ausfallursachen, wie etwa Alterung oder externe Störungen durch einen robusten Entwurf bis zu einem gewissen Umfang kompensieren lassen, müssen drohende Frühausfälle durch Tests erkannt und betroffene Systeme aussortiert werden.

Da die schwachen Schaltungsstrukturen unter Betriebsbedingungen zunächst korrekt funk­tionieren, müssen sie anhand nichtfunktionaler Indikatoren identifiziert werden. Neben dem Stromverbrauch im Ruhezustand und bei Schaltvorgängen sowie dem Verhalten bei variieren­der Betriebsspannung gehört das Zeitverhalten zu den wichtigsten Zuverlässigkeits­indikatoren. Im Hochgeschwindigkeitsbetrieb können kleine Abweichungen im Zeitverhalten einzelner Tran­sis­toren gemessen und als Fehlerindikator verwendet werden. Da hierfür ein Mehrfaches der eigentlichen Betriebsfrequenz angelegt werden muss, sind damit jedoch eine Reihe von Herausforderungen verbunden. Beispielsweise sind an den Endpunkten von langen Pfaden die Ergebnisse noch nicht eingeschwungen und die Ausgabewerte "unbestimmt". Die Arbeiten in Paderborn konzentrieren sich auf Methoden zur Auswahl optimaler Frequenzen, auf die Komptaktierung und Auswertung der Testworten mit vielen unbestimmten Werten sowie die Erzeugung spezieller Testmuster im Selbsttest.

Veröffentlichungen in begutachteten Konferenzen und Zeitschriften

• Logic Fault Diagnosis of Hidden Delay Defects
  2020 S. Holst, M. Kampmann, A. Sprenger, J. D. Reimer, S. Hellebrand, H.-J. Wunderlich, X. Weng
  Proceedings IEEE International Test Conference (ITC'20), Virtual Conference - Ursprünglich Washington, DC, USA, 3-5 November 2020, pp. 1-10
• Variation-Aware Test for Logic Interconnects using Neural Networks - A Case Study
  2020 A. Sprenger, S. Sadeghi-Kohan, J. D. Reimer, S. Hellebrand
  Proceedings IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT’20), Virtual Conference - Ursprünglich Frascati (Rome), Italy, 19-21 October 2020, pp. 1-6
• Dynamic Multi-Frequency Test Method for Hidden Interconnect Defects
  2020 S. Sadeghi-Kohan, S. Hellebrand
  Proceedings IEEE VLSI Test Symposium, pp. 1-6
• A Hybrid Space Compactor for Adaptive X-Handling
  2019 M. U. Maaz, A. Sprenger, S. Hellebrand
  Proceedings IEEE International Test Conference (ITC'19), Washington, DC, USA, 11-17 November 2019, pp. 1-8
• Divide and Compact - Stochastic Space Compaction for Faster-than-At-Speed Test 
  2019, Sprenger Alexander, Sybille Hellebrand
  Journal of Circuits, Systems and Computers, World Scientific Pub Co Pte Lt, 2019
• Built-in Test for Hidden Delay Faults
  2019 M. Kampmann, M. Kochte, C. Liu, E. Schneider, S. Hellebrand, H.-J. Wunderlich
  IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems (TCAD), Oktober 2019, Volume 38, Issue 10, pp. 1956-1968
• Tuning Stochastic Space Compaction to Faster-than-At-Speed Test
  2018 A. Sprenger, S. Hellebrand
  Proceedings of 21st IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS 2018), Budapest, Hungary, April 2018, 73-78
• Design For Small Delay Test - A Simulation Study
  2018 M. Kampmann, S. Hellebrand
  Microelectronics Reliability, Januar 2018, Volume 80, pp 124-133
• Design-for-FAST: Supporting X-tolerant Compaction during Faster-than-at-Speed Test
  2017 M. Kampmann, S. Hellebrand
  Proceedings 20th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS 2017), Dresden, Germany, April 2017, pp 39-45
• X Marks the Spot: Scan-Flip-Flop Clustering for Faster-than-at-Speed Test
  2016 S. Hellebrand, M. Kampmann
  Proceedings of 25th IEEE Asian Test Symposium (ATS'16), Hiroshima, Japan, November 2016, pp 1-6
• Optimized Selection of Frequencies for Faster-than-at-Speed Test
  2015 M. Kampmann, M. Kochte, E. Schneider, T. Indlekofer, S. Hellebrand, H. Wunderlich
  Proceedings Asian Test Symposium (ATS'15), Mumbai, India, November 2015, pp 109-114
• FAST-BIST: Faster-than-At-Speed BIST Targeting Hidden Delay Defects
  2014 S. Hellebrand, T. Indlekofer, M. Kampmann, M. Kochte, C. Lui, H. Wunderlich
  Proceedings IEEE International Test Conference (ITC'14), Seattle, Washington USA, October 21-23, 2014