Wir freuen uns, dass unser Paper mit dem Titel "ThorSim: Throughput-Oriented Timing Simulation of FinFET Digital Circuits" für die IEEE International Symposium of Electronics Design Automation (ISEDA’25) in Hong Kong, China angnommen wurde. Diese Arbeit ist aus der Kooperation mit der Universität Stuttgart, Universität Paderborn und Kyushu Institute of Technology entstanden. Die beteiligten Autoren sind Jan Dennis Reimer, Stefan Holst, Somayeh Sadeghi-Kohan, Hans-Joachim Wunderlich und Sybille Hellebrand.
Kurzfassung: Eine genaue Zeitanalyse ist für den Entwurf und die Verifizierung von entscheidender Bedeutung. Darüber hinaus sind ein hoher Durchsatz und eine hohe Skalierbarkeit für simulationsbasierte Ansätze erforderlich, die oft mit großen Eingabedatenmengen und einer großen Anzahl von großen Schaltungsinstanzen zurechtkommen müssen. Bestehende Ansätze, die ein binäres Schaltermodell verwenden, bieten einen ausgezeichneten Kompromiss zwischen genauer SPICE- und hochleistungsfähiger Gatterebenensimulation in planarem CMOS. Jüngste Experimente haben jedoch gezeigt, dass das binäre Schaltmodell für die FinFET-Technologie nicht genau genug ist. Der in dieser Arbeit vorgestellte neue Ansatz integriert ein verbessertes Switch-Level-Modell in einen effizienten GPU-basierten Simulationsablauf. Ein hoher Durchsatz wird erreicht, indem die ereignisgesteuerte Steuerung auf der obersten Ebene vermieden und die thread-parallele Verarbeitung unabhängiger Komponenten und Eingangspatterns ermöglicht wird. Experimentelle Ergebnisse bestätigen, dass der neue Ansatz das zeitliche Verhalten digitaler Schaltungen in modernen CMOS-Technologien akkurat vorhersagt und sich gut auf Entwürfe mit mehreren Millionen Transistoren skalieren lässt.