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Fachgebiet Datentechnik (DATE)
Prof. Dr. Sybille Hellebrand
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Offene Abschlussarbeiten

Side Channel Test - Untersuchung der Auswirkung von Verzögerungsfehlern auf das elektromagnetische Nahfeld

Beschreibung

Halbleitertechnologien entwickeln sich immer weiter und führen so zu immer weiter schrumpfenden Strukturgrößen. Heutige Mikrochips werden z.B. mit Hilfe von FIN-FET Technologie mit einer Strukturgröße von 14nm gefertigt. Für 2019 sind Mikrochips mit einer Strukturgröße von 7nm angekündigt.

Produktionsfehler, wie z.B. eine unterbrochenen Rippe (engl.: FIN), führen zu kleinen Verzögerungsfehler. Bei einem kleinen Verzögerungsfehler wird die Transition eines Signals nur kurz verzögert, was nicht notwendigerweise zu einem fehlerhaften Verhalten der Schaltung führen muss.

Diese kleinen Verzögerungsfehler sind jedoch Indikatoren für Frühausfälle und für die Alterung eines Mikrochips und müssen daher von fortgeschrittenen Testverfahren berücksichtigt werden.

In dieser Arbeit soll eine neue Testmethode zur Detektion von Verzögerungsfehlern untersucht werden.

Ziele

  • Implementierung eines Selbsttests in VHDL
  • Simulation/Messung des elektromagnetischen Nahfelds
  • Konzeptionierung eines Testablaufs zur Detektion von kleinen Verzögerungsfehlern

Voraussetzungen

  • Interesse an der Mitarbeit an einem aktuellen Forschungthema
  • Grundlegende Kenntnisse in VHDL und C++
  • Masterarbeit: Sie müssen die Vorlesung Test hochintegrierter Schaltungen bestanden haben
  • Bachelorarbeit: Es wird empfohlen, die Vorlesungen Qualitätssicherung mikroelektronischer Systeme und Introduction to Algorithms (nur Bachelor ET) bestanden zu haben.

Kontakt

Alexander Sprenger, M.Sc.
E-Mail: alexander.sprenger(at)uni-paderborn(dot)de
Telefon: 05251 60-3923
Raum: P1.6.08.5

 

Multi-phase Hybrid Compactor for FAST

Beschreibung

Small delay defects (SDD) in modern circuits are indicators of compromised reliability and may lead to early failures. Using Faster-than-at-speed test (FAST), we can test for SDDs on shorter paths at higher clock frequencies. These tests output a large volume of output data, which is compacted into a compressed signature. Longer unstable paths in FAST produce unknowns severely corrupting the test signature. Hence these unknowns must be removed or decreased before compaction.

A multistage XOR space compactor is to be investigated where the compaction is controlled at different resolutions via pseudo-random or deterministic control. With limited memory on board, the compactor stages have to be optimized for maximum efficiency.

Ziele

  • Implementation of an XOR space compactor for FAST
  • Computation of precise configurations at different resolutions for compactor in deterministic phase
  • Optimizing fault information and reduction of unknowns for the compactor

Kontakt

Mohammad Urf Maaz, M.Sc.
E-Mail: maaz(at)mail.uni-paderborn(dot)de
Telefon: 05251 60-3921
Raum: P1.6.08.3

Clustering for Hybrid Space Compaction using Genetic Algorithms

Beschreibung

Faster-than-at-speed test (FAST) detects small delay faults on shorter paths by testing at higher frequencies. Consequently, longer unstable paths output unknown values (X's) which can corrupt test signature during compaction. These X's must be removed by intelligently combining scan chains for XOR space compaction.

The search space for optimal combinations of scan chains can grow exponentially, particularly considering intersecting combinations. Here, genetic algorithms can be used to traverse the search space and arrive at optimas quickly.

Ziele

  • Implementation of an XOR space compactor for FAST
  • Computation of precise configurations using genetic algorithms
  • Optimizing fault information and reduction of unknowns for the compactor

Kontakt

Mohammad Urf Maaz, M.Sc.
E-Mail: maaz(at)mail.uni-paderborn(dot)de
Telefon: 05251 60-3921
Raum: P1.6.08.3

Fehlereffiziente Ausgangsmaskierung von großen X-Raten

PDF-Version der Beschreibung

Beim Test moderner hochintegrierter Schaltungen muss vermehrt mit unbekannten Logikwerten (X-Werten) gerechnet werden – Testantwortbits, welche sich nicht in einer Simulation bestimmen lassen. Ein Ursache dafür ist beispielsweise der Hochgeschwindigkeitstest (FAST), bei welchem Ausgänge zum CUT Abtastzeitpunkt noch nicht stabil sein können und entsprechend kein Logikwert verlässlich vorhergesagt werden kann.

Solche X-Werte stellen ein großes Problem für die Testantwortkompaktierung beim eingebetteten Selbsttest (BIST) dar und müssen entsprechend behandelt werden.

Aufgabenstellung

In dieser Arbeit soll ein System zur Ausgangsmaskierung entwickelt werden, wenn massiv X-Werte in den Testantworten vorhanden sind. Dabei kann ausgenutzt werden, dass die X-Werte nicht zufällig verteilt, sondern meist in wenigen Prüfpfaden konzentriert sind. Zunächst soll ein Algorithmus entwickelt werden, welcher Prüfpfade basierend auf den enthaltenen X-Werten und Fehlerinformationen charakterisiert. Ist der ermittelte Rang r kleiner als eine Grenze a, so muss der Prüfpfad maskiert werden, ist r größer als eine andere Grenze b, so müssen die Testbits stattdessen durch die Maske und beobachtet werden. Für a<r<b kann ein Don’t Care-Wert in die Maske eingefügt werden. Don’t Cares erlauben es, kompatible Masken mehrerer Testmuster zusammenzuführen, um Maskenspeicher zu sparen.

Teilaspekte

  1. Einarbeiten in BIST, X-Maskierung und Testantwortkompaktierung
  2. Formalisierung des Problems und Entwickeln eines Algorithmus zur Ermittlung des Ranges r
  3. Entwickeln eines Verfahrens zum Zusammenführen von Masken
  4. Erweitern der Rangberechnung über mehrere Testmuster hinweg
  5. Evaluierung der Lösung anhand von Simulationen

Kontakt

Matthias Kampmann

Genaue X-Simulation für den eingebauten Hochgeschwindigkeitstest
Pessimistische X-Simulation in der Schaltung

PDF-Version der Ausschreibung

Der Hochgeschwindigkeitstest (engl. Faster-than-at-Speed Test, FAST) wird eingesetzt, um versteckte Verzögerungsdefekte innerhalb einer Schaltung sichtbar zu machen. Dadurch können Schwachstellen in der gefertigten Schaltung frühzeitig erkannt werden, bevor es zu einem katastrophalen Fehlverhalten kommen kann. Besonders effektiv ist FAST, wenn der Test als eingebauter Selbsttest (engl. Built-In Self-Test, BIST) eingesetzt wird. Dann kann die Schaltung mit geringem Aufwand kontinuierlich auf Veränderungen im Verhalten überwacht werden. Damit der eingebaute FAST realisierbar wird, müssen allerdings die Testbelegungen einfach in Hardware erzeugt werden können – das direkte Speichern von zuvor berechneten Testbelegungen ist oftmals zu teuer. Hier wird im Fachgebiet Datentechnik an einem neuen Verfahren namens STARBIST2 geforscht, welches in dieser Arbeit unterstützt und erweitert werden soll.

Aufgabenstellung

STARBIST2 führt in einem Zwischenschritt eine einfache Logiksimulation von vorberechneten Testmustern durch, die allerdings don’t care (X-) Belegungen enthalten können. Dabei kommt derzeit eine einfache, dreiwertige Logiksimulation zum Einsatz. Diese ist aber inhärent pessimistisch in der Propagierung der X-Werte, vgl. auch neben stehende Abbildung. Diese Abbildung zeigt einen Multiplexer mit den Eingängen a und b, sowie dem Auswahlsignal s. Wenn nun a = b = 1 und s = X gilt, so wird in einer einfachen, dreiwertigen Logiksimulation der Ausgang z mit X belegt, da dieses pessimistisch durch alle Gatter propagiert wird. In der Realität gilt aber z = 1; sind beide Eingänge des Multiplexers 1, so ist der Ausgang unabhängig von s.

Deshalb soll in dieser Arbeit eine verbesserte Logiksimulation entwickelt werden, basierend auf Ansätzen aus der Literatur. Dabei wird zunächst die einfache, dreiwertige Logiksimulation durchgeführt und mit einer zusätzlichen Analyse, basierend auf dem Booleschen Erfüllbarkeitsproblem (SAT), werden „falsche“ X-Werte (wie in Abbildung 1) gestrichen und durch feste Logikwerte ersetzt. Für eine Masterarbeit kann dieses Thema noch zusätzlich ausgebaut werden, z. B. indem das Verfahren in den STARBIST2 -Ablauf integriert wird.

Teilaspekte

  • Einarbeiten in Logiksimulation und SAT
  • Implementierung des Verfahrens
  • Evaluation anhand von Simulationen mit Benchmarkschaltungen

Voraussetzungen

  • Kentnisse in C++
  • BA: Bestandene Vorlesung "Introduction to Algorithms" (nur BA ET), empfohlen wird "Qualitätssicherung mikroelektronischer Systeme"
  • MA: Bestandene Vorlesungen "Test hochintegrierter Schaltungen" und "Introduction to Algorithms" (nur MA ESE)

Kontakt

Matthias Kampmann

E-Mail: matkam(at)mail.uni-paderborn(dot)de
Telefon: 05251 60-3921
Raum: P1.6.08.3

Offene Themen für Abschlussarbeiten

Es werden laufend Abschlussarbeiten für Studierende vergeben. Diese Arbeiten basieren auf den Inhalten der Vorlesungen und aktuellen Forschungsthemen. Interessierte Studierende mögen sich bitte bei Frau Prof. Dr. Sybille Hellebrand melden.

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