Am Mittwoch, den 25.10.2023 um 14:00 Uhr hält Alisa Stiballe den Abschlussvortrag zu ihrer Bachelorarbeit mit dem Titel:
„GPU-based Logic Simulation of Crosstalk related Interconnect Delays“.
Der Vortrag findet im Seminarraum P1.6.17.1 statt und wird auf englisch gehalten. Alle Interessierten sind herzlich eingeladen am Vortrag teilzunehmen.
Kurzfassung: Die Entwicklung von Computerchips ist ein herausfordernder Prozess, der viel Geld, Wissen und Zeit benötigt. Somit ist die Validierung von Computerchips unerlässlig, um die Funktionalität sicherzustellen und das Einsetzen von fehlerhafter Hardware zu vermeiden. Softwarebasierte Simulationen auf dem Logiklevel übertreffen Simulationen auf dem elektrischen Level durch einen geringeren Rechenaufwand und schnelleren Ausführungszeiten. Allerdings beinhaltet die Abstraktion des Logiklevels einen Verlust der Genauigkeit. Dabei werden auch die parasitären Effekte von Leitungen zwischen den Logikgattern vernachlässigt. Jedoch werden genau diese parasitären Effekte durch den aktuellen Trend von Technologien mit sinkenden Transistorgrößen verstärkt, sodass diese einen stärkeren Einfluss auf das Zeitverhalten ausüben als die Verzögerungen der Logikgatter. Um diesem fehlenden Zeitverhalten der Leitungen entgegenzuwirken, wird in dieser Arbeit ein geeignetes Modell vorgestellt, das mit Hilfe von polynomieller Regression und neuronalen Netzen die Verzögerungszeiten von Leitungen unter dem Einfluss von parasitären Effekten bestimmt. Eingebettet in einen GPU-basierten Logiklevelsimulator zeigt die Erweiterung durch das Modell eine Verbesserung der Genauigkeit und der gesamten Simulationsleistung.