Studierender: Alexander Piel
Betreuer: Alexander Sprenger
Kurzfassung
Durch die Verdichtung von Schaltungsstrukturen und der bestmöglichen Flächennutzung beim Chipentwurf, wird der Abstand benachbarter Leitungen (Interconnects) verringert. Dies kann zu parasitären Effekten wie Crosstalk führen. Crosstalk, oder auch als Übersprechen bezeichnet, macht sich als solches unter anderem als Verzögerungsfehler bemerkbar. Da Verzögerungs- fehler auch durch andere Ursachen wie Prozessvariationen (z. B. durch abweichende Kanallängen bei Transistoren) hervorgerufen werde können, gilt es diese bei Tests zu unterscheiden. Chips bei denen Verzögerungen aufgrund von Prozessvariationen auftreten, können noch für Bereiche mit geringeren Leistungsanforderungen verwendet werden, während durch Crosstalk entstehende Verzögerungsfehler für einen beschleunigten Alterungsprozess (engl.: Aging) im Chip sorgen und diese somit aussortiert werden müssen.
Um für Crosstalk anfällige Fehlerorte zu identifizieren und die Fehlergrößen zu parametrisieren, wird in dieser Arbeit ein Tool entwickelt, welches auf Basis der Daten einer vorangegangenen Layoutsynthese funktioniert.
Das Tool analysiert die Größen der parasitären Kapazitäten einer SPEF-Datei (Standard Parasitic Exchange Format) und lokalisiert diese mithilfe einer DEF-Datei (Design Exchange Format). Sobald ein vorher festgelegter kritischer Wert überschritten wird, werden Position und Größe ausgegeben.
Dabei konnte gezeigt werden, dass der Großteil der Koppelkapazitäten ≤ 2fF sind und ein maximaler Wert von 6fF nicht überschritten wird. Des weiteren konnte gezeigt werden, dass sich die Anzahl von Verbindungsdefekten proportional zu der Anzahl von Elementen innerhalb einer Schaltung verhalten.